Студопедия
Случайная страница | ТОМ-1 | ТОМ-2 | ТОМ-3
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатика
ИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханика
ОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторика
СоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансы
ХимияЧерчениеЭкологияЭкономикаЭлектроника

Построение блока ЗУ требуемой разрядности

Читайте также:
  1. XIV. Требования к оборудованию пищеблока, инвентарю, посуде
  2. А4.Синтаксические нормы (построение предложения с деепричастным оборотом).
  3. Адресное построение кампании как стратегическая проблема
  4. Аномалии развития глазного яблока в целом
  5. Бета-адренаблокаторы
  6. Блокада Ленинграда
  7. Блокаторы медленных кальциевых каналов

Увеличить разрядность хранимых в памяти слов можно парал­лельным включением нескольких одинаковых ИС. На рисунке 17 по­казано построение ЗУ с организацией 1К×4 бит на основе ИС с организацией 1К×1. Для этого один и тот же адрес необходимо подать одновременно на адресные входы четырёх ИС. С выхода каждой ИС по указанному адресу будет считан 1 бит информации. Следовательно, подключив выходы ИС к соответствующим разрядам 4-разрядной шины, с последней можно считать 4-разрядное слово. Таким образом, наращивание разрядности хранимых информационных слов не требует применения дополнительных технических средств и может быть выполнено простым соединением имеющихся ИС.

В общем случае алгоритм построения блока ЗУ требуемой разрядности выглядит следующим образом.

1. Берётся такое количество микросхем ЗУ с одинаковым числом хранимых слов, чтобы их суммарная разрядность была не менее требуемой.

2. Входы CS всех микросхем объединяются в единую цепь CS блока памяти. При необходимости сигналы согласуются по уровню с помощью инверторов (у некоторых взятых микросхем ЗУ входы CS могут иметь активным уровень лог. 1, у других лог. 0).

3. Входы выбора направления обмена всех микросхем объединяются в единую цепь блока памяти. При необходимости сигналы согласуются по уровню с помощью инверторов (у некоторых взятых микросхем ЗУ входы выбора направления обмена могут быть вида , у других – ).

 

Рисунок 17 – Схема увеличения разрядности

 

4. Один адресный сигнал подаётся на один адресный вход каждой микросхемы. Эта операция повторяется для всех разрядов адреса.

5. Для подключения к шине данных выбираются любые информационные выводы любых микросхем ЗУ из блока памяти. Это означает, что если суммарная разрядность блока памяти оказалась больше требуемой, то в качестве неиспользуемых можно выбрать любые информационные выводы любых микросхем ЗУ.


Дата добавления: 2015-08-10; просмотров: 94 | Нарушение авторских прав


Читайте в этой же книге: СОПРЯЖЕНИЕ АНАЛОГОВЫХ И ЦИФРОВЫХ УСТРОЙСТВ | Процесс аналого-цифрового преобразования | Основные характеристики ЦАП и АЦП | ЦАП со взвешивающей резистивной матрицей | АЦП параллельного действия | Основное уравнение для ЦАП и АЦП | Время цикла адреса ЗУ | ЗУ с одномерной адресацией | Аппаратные особенности построения динамических ОЗУ | ССЫЛКИ В ИНТЕРНЕТЕ |
<== предыдущая страница | следующая страница ==>
ЗУ с двумерной адресацией| Увеличение числа хранимых слов ЗУ

mybiblioteka.su - 2015-2024 год. (0.007 сек.)